1、输入输出管脚规则

当sub module 连接到top module 时 submodule的input 端口在top module 中可以为reg or wire，但是在sub module 中就不可以将input端口声明为reg类型，因为reg实际是指寄存器的输出端，显然input不能接到自己寄存器的输出端。

（即， input不可为reg）

2、测试平台写法

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| 测试平台                                             |

| module test                                          |

| 仿真时所需的信号声明                     |

| 仿真信号的行为描述                         |

| 需要进行仿真的模块                         |

| 对仿真结果的监测                             |

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3、事件

用@ 来定义。也可以自定义事件。

event transfer

always @ (posedge clk )

if (condition a ) transfer;

always @ (transfer)^;

 

4.执行过程 HDL同时执行

initial & always块中若有信号被赋值，则该信号必为reg

同样，assign左边的必为wire形。